計算機組織

本課程以數位系統設計的知識為基礎,探討計算機的設計與運作。課程內容著重在一個完整RISC-V CPU的建構,從chap 2:RISC-V指令集ISA開始,chap 3: 簡單ALU設計,chap 4: 單一cycle CPU架構,然後到最複雜5-stage pipelining設計,我們強調datapath與control path分離清楚細部觀念,而至chap 5:cache and memory hierarchy等的探討,最後引導到chap 6: multicore、superscalar與I/O等進階的Computer Architecture課程基礎知識。我們將需完成課本所有章節的介紹,同學需重視後面章節重要性。 我們課堂不點名,但每週課後有10min簡單小問答,檢視課堂觀念獲得 我們同時鼓勵電機院或電資學士班跨領域與資工系合組lab作業團隊

數位系統設計

我們強調完整系統架構介紹的同時,配合動手實作實驗,以完整RISC-V為目標,從ALU、pipeline、到簡單的cache hierarchy。每個lab的成品是後面lab的building block,學生在經過一系列lab work之後,期末可以看到自己完成的RISC-V CPU完整實作成果。 1. 每階段實驗,我們提供設計模組介面供參考,並有測試test cases 2. 第1~2 lab每人需獨力完成作業實驗,各自繳交作業 3. 第3~6次實驗,強調團隊合作,兩人一組合力完成每項作業,每組只需繳交一份作業(我們將提供設計模組分工參考) 4. 助教提供Verilog tutorial教學

1. 期中考X2、期末考 (分散風險、減輕負擔) 2. 實驗作業: RISC-V CPU 設計實驗(共分6個Lab模組分階段完成) 3. 各lab實驗作業需實體demo由助教驗收,每組各成員皆需能回答設計細節問題

• Chap 1
• Instructions: Language of the Computer
• Assessing and Understanding Performance
• Arithmetic for Computers
• The Processor: Datapath and Control
• Enhancing Performance with Pipelining
• Large and Fast: Exploiting Memory Hierarchy
• Storage, Networks, and Other Peripherals
• Multiprocessors and Clusters

The Hardware/Software. Interface: RISC-V Edition. by David A. Patterson, John L. Hennessy

地點

EC Room 424

時間

TBD

聯絡方式

email to: tfchen at cs.nctu.edu.tw 預約