邏輯設計
Logic Design
學期
113-1
學分
3
學分
當期課號
515104
永久課號
EEEC10023
開課單位
電機系共同課程
授課教師
董蘭榮
校區
光復
類別
必修
上課時間表
| 節 | 週二 | 週五 |
|---|---|---|
3 10:10–11:00 | 邏輯設計 EE105 2 節連堂 | |
4 11:10–12:00 | ||
5 13:20–14:10 | 邏輯設計 EE105 |
* 根據陽明交大上課時間表所列
概述
學習數位系統基礎觀念以及數位系統設計
教學方式
教學助教: TBD 教學方法: 投影片+板書
評分方式
期中考試 (20%) x2 期末考試 (30%) Quizzes (30%)
週次計畫
| 週次 | 主題 |
|---|---|
| 第 1 週 | Number Systems and Conversion |
| 第 1 週 | Number Systems and Conversion |
| 第 2 週 | Boolean Expressions |
| 第 2 週 | Boolean Expressions |
| 第 3 週 | Boolean Algebra |
| 第 3 週 | Boolean Algebra |
| 第 4 週 | Application of Boolean Algebra |
| 第 4 週 | Application of Boolean Algebra |
| 第 5 週 | Karnaugh Maps |
| 第 5 週 | Karnaugh Maps |
| 第 6 週 | The first midtermIntroduction to Verilog (I) |
| 第 6 週 | The first midtermIntroduction to Verilog (I) |
| 第 7 週 | Multi-Level Gate Circuits |
| 第 7 週 | Multi-Level Gate Circuits |
| 第 8 週 | Combinational Cicuit Design and Simulation |
| 第 8 週 | Combinational Cicuit Design and Simulation |
| 第 9 週 | Multiplexers, Decoders, and PLD |
| 第 9 週 | Multiplexers, Decoders, and PLD |
| 第 10 週 | Latches and Flip-Flops |
| 第 10 週 | Latches and Flip-Flops |
| 第 11 週 | Registers and Counters |
| 第 11 週 | Registers and Counters |
| 第 12 週 | The second midtermIntroduction to Verilog (II) |
| 第 12 週 | The second midtermIntroduction to Verilog (II) |
| 第 13 週 | Analysis of Clocked Sequential Circuits |
| 第 13 週 | Analysis of Clocked Sequential Circuits |
| 第 14 週 | Derivation of State Graphs and Tables |
| 第 14 週 | Derivation of State Graphs and Tables |
| 第 15 週 | Reduction of State Tables and State Assignment |
| 第 15 週 | Reduction of State Tables and State Assignment |
| 第 16 週 | Sequential Circuit Design |
| 第 16 週 | Sequential Circuit Design |
教科書
Jr Charles H. Roth And Larry L. Kinney, Fundamentals of Logic Design, 7/e
Office Hours
- 地點
- 工五館767
- 時間
- by appointment
- 聯絡方式
- lennon@nctu.edu.tw