積體電路製程整合導論
Introduction to Integrated Circuit Process Integration
學期
114-2
學分
3
學分
當期課號
515225
永久課號
EEDM20022
開課單位
半導體工程學系
授課教師
張文岳
校區
光復
類別
選修
上課時間表
| 節 | 週二 |
|---|---|
5 13:20–14:10 | 積體電路製程整合導論 EE548 3 節連堂 |
6 14:20–15:10 | |
7 15:30–16:20 |
* 根據陽明交大上課時間表所列
概述
課程內容: 本課程將提供您一個從元件規格至製程流程設計的完整概念, 從半導體元件的規格到元件的設計. 結合基本的半導體製程技術，從元件基材的井區與絕緣區設計, 閘氧化層成長與MOS閘極形成, 到後段金屬連接層與護層形成有關的製程考量, 和其限制一一說明. 製程內容將包含基本邏輯製程, 和記憶體製程. 課程目標 1. 理解 CMOS 製程模組如何整合成完整製程流程 2. 建立 Device–Process–Integration–Yield 的系統觀 3. 能分析邏輯與記憶體製程的整合挑戰 4. 為未來修習先進製程、元件或進入晶圓廠工作做準備
先修科目
半導體元件物理、積體電路製程、半導體製程技術。
教學方式
上課講義及其相關性的教材將會提供。
評分方式
個人報告 30%，期中/期末考各占30%/40%。
週次計畫
| 週次 | 主題 |
|---|---|
| 第 1 週 | IC Process Integration Overview • 為什麼需要 Process Integration • Logic / Memory / Analog 製程差異 • FEOL / MOL / BEOL 分工 • 技術節點與設計規則（DRC）的意義 |
| 第 2 週 | CMOS Technology Evolution • Planar CMOS → FinFET → GAA • Dennard Scaling 的終結 • 功耗、效能、面積（PPA）取捨 • 製程與架構的共演化（DTCO） |
| 第 3 週 | Substrate Engineering & Well Formation • Bulk vs SOI • P-well / N-well / Triple-well • Channel doping、Latch-up 議題 • 先進製程中的低摻雜趨勢 |
| 第 4 週 | Isolation Technology • LOCOS vs STI • STI 缺陷（divot、stress） • 對元件 Vt、leakage 的影響 |
| 第 5 週 | Gate Stack Integration • Poly-Si Gate → Metal Gate • High-k / Metal Gate（HKMG） • Gate-first vs Gate-last • EOT 與可靠度考量 |
| 第 6 週 | Advanced Transistor Structures • Planar CMOS 製程整合重點 • Memory 製程基本流程 • 對 EE 學生的電性直覺建立 |
| 第 7 週 | Source/Drain Engineering • LDD / Extension • Raised S/D • Strain engineering（SiGe, Stress liner） • 接面漏電與短通道效應 |
| 第 8 週 | Midterm Exam • Covers material from Weeks 1-7. |
| 第 9 週 | MOL & Contact Technology • Contact resistance 問題 • Silicide / Barrier / Liner • Contact over active gate（COAG）概念 |
| 第 10 週 | BEOL Interconnect Integration • Cu dual-damascene • Low-k / ULK dielectrics • RC delay 與可靠度（EM, TDDB） |
| 第 11 週 | Advanced Interconnect & Scaling Challenges • Co / Ru interconnect • Air-gap 技術 • Via resistance scaling issue |
| 第 12 週 | Memory Process Integration • DRAM 製程整合（Cell + Periphery） • NAND Flash（2D → 3D） • Logic vs Memory 製程差異 |
| 第 13 週 | Yield, Variability & Reliability • Defect density 與 yield model • Process variation（LWR, CDU） • BTI / HCI / EM |
| 第 14 週 | Design–Process Co-Optimization (DTCO) • 標準元件與製程互動 • PDK 概念 • EE 設計與製程整合的接口 |
| 第 15 週 | Advanced Topics • 3D Integration / Chiplet • Backside Power Delivery • CFET 概念 • AI / HPC 製程需求 |
| 第 16 週 | Final Exam • Covers material from Weeks 9-15. |
教科書
自編講義
Office Hours
- 時間
- 開學後排定